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由于时钟树工作在高频状态,随着芯片规模增大,时钟树规模也迅速增大,通过集成clockgating电路降低时钟树功耗是目前时序数字电路系统设计时节省功耗最有效的处理方法。Clockgating的集成可以在RTL设计阶段实现,也可以在综合阶段用工具进行自动插入。由于利用综合工具在RTL转换成门级网表时自动插入clockgating的方法简单高效,对RTL无需进行改动,是目前广为采用的clockgating集成方法。
本文将详细介绍clockgating的基本原理以及适用的各种clockgating策略,在实际设计中,应根据设计的特点来选择合适的clockgating,从而实现面积和功耗的优化。综合工具在对design自动插入clockgating是需要满足一定条件的:寄存器组(registerbank)使用相同的clock信号以及相同的同步使能信号,这里所说的同步使能信号包括同步set/reset或者同步loadenable等。图1即为没有应用clockgating技术的一组registerbank门级电路,这组registerbank有相同的CLK作为clock信号,EN作为同步使能信号,当EN为0时,register的输出通过选择器反馈给其输入端保持数据有效,只有当EN为1时,register才会输入新的DATAIN。可以看出,即使在EN为0时,registerbank的数据处于保持状态,但由于clk一直存在,clktree上的buffer以及register一直在耗电,同时选择电路也会产生功耗。
综合工具如果使用clockgating技术,那么对应的RTL综合所得的门级网表电路将如图2所示。图中增加了由LATCH和AND所组成的clockgatingcell,LATCH的LD输入端为registerbank的使能信号,LG端(即为LATCH的时钟电平端)为CLK的反,LATCH的输出ENL和CLK信号相与(ENCLK)作为registerbank的时钟信号。如果使能信号EN为高电平,当CLK为低时,LATCH将输出EN的高电平,并在CLK为高时,锁定高电平输出,得到ENCLK,显然ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿进行新的数据输出,在其他时候保持原先的DATAOUT。从电路结构进行对比,对于一组registerbank(n个registercell)而言只需增加一个clockgatingcell,可以减少n个二路选择器,节省了面积和功耗。从时序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明显减少,同时LATCHcell的引入抑制了EN信号对registerbank的干扰,防止误触发。所以从面积/功耗/噪声干扰方面而言,clockgating技术都具有明显优势。
对于日益复杂的时序集成电路,可以根据design的结构特点,以前面所述的基本clockgating技术为基础实现多种复杂有效的clockgating技术,包括模块级别(modulelevel)clockgating,增强型(enhanced)clockgating以及多级型和层次型clockgating技术。模块级别的clockgating技术是在design中搜寻具备clockgat-ing条件的各个模块,当模块有同步控制使能信号和共同CLK时,将这些模块分别进行clockgating,而模块内部的registerbank仍可以再进行独立的clockgating,也就是说模块级别clockgating技术是可以和基本的registerbankclockgating同时使用。如果reg-isterbank只有2bit的register,常规基本的clockgating技术是不适用的,增强型和多级型clockgating都是通过提取各组registerbank的共同使能信号,而每组registerbank有各自的使能信号来实现降低togglerate。而层次型clockgating技术是在不同模块间搜寻具备可以clockgating的register,也即提取不同模块之间的共同使能信号和相关的CLK。
1、大规模集成电路:LSI （Large Scale Integration ），通常指含逻辑门数为100门~9999门（或含元件数1000个~99999个），在一个芯片上集合有1000个以上电子元件的集成电路。
2、超大规模集成电路：VLSI（Very Large Scale Integration） 通常指含逻辑门数大于10000 门（或含元件数大于100000个)。是一种将大量晶体管组合到单一芯片的集成电路，其集成度大于大规模集成电路。集成的晶体管数在不同的标准中有所不同。尤其是数字集成电路，通常采用电子设计自动化的方式进行，已经成为计算机工程的重要分支之一。
（来源：文章屋网 ）
关键词：超大规模集成电路；系统级；寄存器传输级；逻辑级；晶体管级；可靠性评估
中图分类号：TP311文献标识码：A文章编号：1009-3044(2012)01-0204-03
An Overview of the Reliability Evaluation of Very Large Scale Integrated Circuits
ZHU Xu-guang
(Department of Computer Science and Technology, Tongji University, Shanghai 201804, China)
Abstract: To meet the high performance requirements of SoC (System on Chips), the density and complexity of VLSI is increasing contin? ually, and these have negative impacts on circuit reliability. Hence, accurate reliability estimation of VLSI has become an important issue. This paper has introduced the problems and the existing reliability techniques of reliability estimation based on the early achievements. Fi? nally, this paper described the further work, the deficiency and difficulties of the current work combined with the author’s working.
Key words: VLSI; system level; register transfer level; logic level; transistor level; reliability evaluation
超大规模集成(very large-scale integrated, VLSI)电路及其相关技术是现代电子信息技术迅速发展的关键因素和核心技术，对国防建设、国民经济和科学技术的发展起着巨大的推动作用。人们对信息技术产品(主要指数字计算系统)的依赖程度越来越大，这直接牵涉到人们的生活质量，甚至关系到人类生命、财产的安全问题。因此，当前人们在应用这些产品的同时，必然会提出更高的要求，即除了传统意义上的要求和标准以外，还提出了更重要的评价体系---系统所提供服务的“可靠性”标准问题[1]。
目前，军事电子、航空航天、工业、交通、通讯，乃至普通人的个人生活都对VLSI电路和系统提出了越来越高的可靠性要求，而同时随着集成电路技术的发展，尤其是深亚微米、纳米工艺的应用、电路规模不断扩大，特征尺寸不断缩小，电路密度不断提高，给芯片的可靠性带来了严峻的挑战。因此，对VLSI电路的高可靠性研究变得越来越重要。可靠性技术研究一般包括可靠性设计与模拟、可靠性试验与评估、工艺过程质量控制、失效机理与模型研究，以及失效分析技术等五个主要的技术方向。
传统上对VLSI电路可靠性的研究主要是针对制造过程的，内容包括成品率计算模型、缺陷分布模型、软(硬)故障影响的可靠性模型、电路的串扰与延迟、电路可靠性与成品率的关系等。在集成电路制造过程中，由于各种工艺扰动会不可避免地在硅片上引入缺陷，从而引起集成电路结构的局部畸变。这些局部畸变可能改变电路的拓扑结构，导致集成电路成品率下降。因此，缺陷的几何模型、粒径分布是影响成品率的重要因素之一。另外，在深亚微米和纳米工艺下，软故障的干扰越来越严重，相关的研究包括软故障影响下导线可靠性模型、故障关键面积计算等。已有的研究表明可靠性和成品率存在正相关关系，其正相关性需要考虑线宽、线间距等版图的几何信息和与工艺相关的缺陷粒径分布等参数。面向制造过程的可靠性研究准确性好但存在较大的计算开销。
于是在制造出集成电路产品后，通过筛选和可靠性试验估计其可靠性，并采用加速寿命试验确定产品的平均寿命。如果发现可靠性不满足要求，就要从设计和工艺角度进行分析，并加以改进。长期以来，评价器件质量和可靠性的方法分为三类[2]：（1）批接收抽样检验，检验该批产品是否满足产品规范要求；（2）可靠性寿命试验，评价产品的可靠性水平；（3）从现场收集并积累使用寿命数据，评价相应产品的使用质量和可靠性。
近年来，VLSI电路集成度不断提高，同时可靠性水平也迅速提高，传统的评价方法暴露出了各种各样的问题，如批接收抽样检验方法因分辩能力有限而不能有效区分高水平产品质量之间的区别；可靠性寿命试验方法因要求的样本数太多而导致成本上升；基于现场数据收集的方法因存在“滞后性”而不能及时对产品质量进行评价等，这就促使人们开始研究新的评估技术。
当前对可靠性研究主要的数学模型有[3]：可靠性框图模型、故障树模型、马尔科夫模型、Petri网模型、状态空间分解模型及概率模型等。
虽然这些模型较好的解决了一系列的问题，但是在对VLSI电路进行分析时，由于没有涉及到电路的具体逻辑结构，也就是说只是粗略的分析了一下电路的可靠性，这是不够准确的，当然也是具有现实参考价值的。
在下一步工作中，作者将深入到电路的具体逻辑层和现实的环境当中，对其进行更加深入和具体的研究，以便给出更加准确和 更有价值的计算值。
1不同层面可靠性评估
对数字VLSI电路进行模型化或设计描述,按照抽象级别由高到低大致可以分为行为级、寄存器传输级、逻辑级、电路级、晶体管级。目前，可靠性评估方法的研究主要集中在电路逻辑级以上，通过故障注入或模拟的方法分析信号可靠性。
一般而言，电路可靠性分析基于抽象级别越高，时间开销越少，能用于大规模电路或者处理器系统的评估，但是由于远离物理实现，准确性低。反之，分析的抽象级别越低，必然考虑低层实现中的缺陷分布，环境因素等参数，越接近芯片制造的真实过程，所以更加准确，但是存在一个普遍问题是耗时大，无法用于复杂电路。
1.1行为级可靠性评估
在高层测试可以及早地发现设计错误，便于及时修改，减少设计成本，缩短研发时间。当前集成电路高层测试所面临的最大困难是：缺少能准确描述高层故障实际类型的故障模型，并且模型的评估方式也较单一。
目前，国内外学者对高层故障模型的研究已做了许多有益的工作，如：模仿软件测试的覆盖方法(包括状态覆盖、语句覆盖、分枝覆盖等)、基于电路结构提出的故障模型等。这些故障模型在处理某类电路时都表现出了一定的优势，但是并非对所有类型电路都有效。这也表明，当前高层故障模型依然不够成熟；高层故障模型与门级网表中的SA(固定型故障模型)故障之间的关系依然不清晰；模型的评估也有待于改进。现存的故障模型中，比较成功的有：传输故障模型[4]，变量固定型模型[5]。对模型的评估，常用的方法是覆盖率评估，一般分为两步，如图1所示：(1)依提出的故障模型作测试生成，得到测试向量；(2)将测试向量在门级网表作模拟，计算其对SA故障的覆盖率。另外还有一些是考虑电路的可观测性的测试生成与评估方法[6]。总之，这些评估方法，都是基于对SA故障覆盖率的计算。
图1两个高层故障模型评估
1.2逻辑级可靠性评估
正如上文所述，评估方法所对应的电路抽象级别越高，其准确性则越低。而同一抽象层次上不同类型的方法相比，解析方法最为省时。逻辑级的解析模型方法相对准确，且易于理解和操作。
由于逻辑电路对差错具有一定的屏蔽作用，作为瞬时故障的软差错并非一定会导致电路锁存错误内容或者输出错误结果，因此，建立概率模型来评估逻辑级电路可靠性是合理的。
逻辑级概率模型通过计算发生在电路逻辑门或线节点差错传播到原始输出的概率来衡量其失效率，考虑了电路的拓扑结构和传播路径信息，并与组成电路的各个门类型和连接方式有关，如图2所示，目前典型的方法包括：计算单个输出节点软差错率的TP方法[7]，通过计算差错传播率表征电路软差错率的EPP方法[8]，以及通过概率转移矩阵模型评测整个电路可靠度的PTM方法[9]。其中，TP方法和EPP方法只计算部分电路的失效率，而PTM可以度量整个电路的可靠性。但是，未经优化的TP、PTM算法的计算时空开销较大，只能适用于小规模电路。基于PTM方法具有良好的完备性，并且模型简单而准确，为解决其因时空复杂度大而不能直接用于大规模电路的问题，文献[2]对PTM方法进行了深入的研究，并提出了合理的改进方法。
1.3晶体管级可靠性评估
超深亚微米下的CMOS电路可靠性是由MOSFET的微观失效机制来决定的,对CMOS电路可靠性的评估和改善应该在失效模式分析和对基本物理失效机制正确理解的基础上进行。因此在对电路可靠性进行评估时，需要进行下面四方面的工作：
1)对MOSFET栅氧层退化机制进行建模。MOSFET中热载流子注入效应、负偏置温度不稳定性、栅氧可靠性的经时击穿效应这三种失效机制是影响到超大规模CMOS电路长期工作可靠性的最主要因素。它们都是由氧化层陷阱电荷作用或界面态积累作用而导致了栅氧层作用的退化而造成器件特性的退化。
2）对产生局部氧化层损伤的MOSFET器件行为进行建模。MOSFET中的HCI和NBTI效应都会对器件的主要I-V特性参数产和程度不同的影响。
3）在电路长时工作条件下，对器件栅氧层退化进行仿真。正常的电路中器件一般都是处在AC应力条件下，要对电路的可靠性进行准确的评价，必须先要能够对AC应力下MOSFET长时间工作后的器件性能进行评价。
4）评价处于失效应力作用下的整体电路的性能。
电路可靠性研究的一个重要部分集中在器件级设计[10]，其包括：对失效机制更好的理解和建模；圆片级测试结构的革新以改善可靠性控制；阻止器件退化的结构的研究。其中，器件退化对电路性能的影响受到了更多的关注。在设计阶段预测电路可靠性的方法有着非常大的价值。随着可靠性仿真技术的逐渐成熟，芯片的可靠性设计概念被提上了日程。对最终的电路可靠性评价在IC设计阶段完成，大大降低了芯片设计风险。图3为晶体管级电路的结构。
图3晶体管级电路结构图
从以上可知，可以从不同层面来对VLSI电路进行可靠性评估，不同层面的可靠性评估有其不同的优势与不足。较低层次的可靠性分析通常比较准确，但是其功耗和时间开销大，只能对中小型电路进行分析。高层次的可靠性分析由于远离物理实现，准确性低，但是可处理性好。根据作者的研究认为，兼顾准确性和可处理性是对可靠性研究的突破点，这就要将电路的不同层次间相互映射，以尽可能贴近电路的真实行为。从而在电路的设计阶段就能够比较准确地估计其可靠性，尽早调整改进，避免出现因结构设计上的不足而导致的芯片缺陷，从而提高芯片的可靠性和成品率，缩短芯片的设计和生产周期。
2结论
由IBM、Sony、Motorola等多家知名半导体公司最新研究进展表明，可靠性问题始终伴随着半导体器件与大规模集成电路的发展和应用，随着集成电路技术的发展，VLSI电路的可靠性问题变得越来越突出。加强对半导体器件与集成电路的可靠性分析、模拟、评估和改进已经成为超大规模集成电路发展中的重要课题。目前VLSI电路的可靠性研究得到广泛的关注，对越来越多的失效模式和机理进行了研究，并且从理论和实践上不断提出了改进方法，这些研究成果为可靠性增长提供了评价标准与依据。
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关键词:集成电路，铜互连，电镀，阻挡层
1.双嵌入式铜互连工艺
随着芯片集成度的不断提高，铜已经取代铝成为超大规模集成电路制造中的主流互连技术。作为铝的替代物，铜导线可以降低互连阻抗，降低功耗和成本，提高芯片的集成度、器件密度和时钟频率。
由于对铜的刻蚀非常困难，因此铜互连采用双嵌入式工艺，又称双大马士革工艺(Dual Damascene)，如图1所示，1)首先沉积一层薄的氮化硅(Si3N4)作为扩散阻挡层和刻蚀终止层，2)接着在上面沉积一定厚度的氧化硅(SiO2)，3)然后光刻出微通孔(Via)，4)对通孔进行部分刻蚀，5)之后再光刻出沟槽(Trench)，6)继续刻蚀出完整的通孔和沟槽，7)接着是溅射(PVD)扩散阻挡层(TaN/Ta)和铜种籽层(Seed Layer)。Ta的作用是增强与Cu的黏附性，种籽层是作为电镀时的导电层，8)之后就是铜互连线的电镀工艺，9)最后是退火和化学机械抛光(CMP)，对铜镀层进行平坦化处理和清洗。
图1 铜互连双嵌入式工艺示意图
电镀是完成铜互连线的主要工艺。集成电路铜电镀工艺通常采用硫酸盐体系的电镀液，镀液由硫酸铜、硫酸和水组成，呈淡蓝色。当电源加在铜(阳极)和硅片(阴极)之间时，溶液中产生电流并形成电场。阳极的铜发生反应转化成铜离子和电子，同时阴极也发生反应，阴极附近的铜离子与电子结合形成镀在硅片表面的铜，铜离子在外加电场的作用下，由阳极向阴极定向移动并补充阴极附近的浓度损耗，如图2所示。电镀的主要目的是在硅片上沉积一层致密、无孔洞、无缝隙和其它缺陷、分布均匀的铜。
图2 集成电路电镀铜工艺示意图
2. 电镀铜工艺中有机添加剂的作用
由于铜电镀要求在厚度均匀的整个硅片镀层以及电流密度不均匀的微小局部区域(超填充区)能够同时传输差异很大的电流密度，再加上集成电路特征尺寸不断缩小，和沟槽深宽比增大，沟槽的填充效果和镀层质量很大程度上取决于电镀液的化学性能，有机添加剂是改善电镀液性能非常关键的因素，填充性能与添加剂的成份和浓度密切相关，关于添加剂的研究一直是电镀铜工艺的重点之一[1，2]。目前集成电路铜电镀的添加剂供应商有Enthone、Rohm&Haas等公司，其中Enthone公司的ViaForm系列添加剂目前应用较广泛。ViaForm系列包括三种有机添加剂:加速剂(Accelerator)、抑制剂(Suppressor)和平坦剂(Leverler)。当晶片被浸入电镀槽中时，添加剂立刻吸附在铜种籽层表面，如图3所示。沟槽内首先进行的是均匀性填充，填充反应动力学受抑制剂控制。接着，当加速剂达到临界浓度时，电镀开始从均匀性填充转变成由底部向上的填充。加速剂吸附在铜表面，降低电镀反应的电化学反应势，促进快速沉积反应。当沟槽填充过程完成后，表面吸附的平坦剂开始发挥作用，抑制铜的继续沉积，以减小表面的粗糙度。
加速剂通常是含有硫或及其官能团的有机物，例如聚二硫二丙烷磺酸钠(SPS)，或3-巯基丙烷磺酸(MPSA)。加速剂分子量较小，一般吸附在铜表面和沟槽底部，降低电镀反应的电化学电位和阴极极化，从而使该部位沉积速率加快，实现沟槽的超填充。
抑制剂包括聚乙二醇(PEG)、聚丙烯二醇和聚乙二醇的共聚物，一般是长链聚合物。抑制剂的平均相对分子质量一般大于1000，有效性与相对分子质量有关，扩散系数低，溶解度较小，抑制剂的含量通常远大于加速剂和平坦剂。抑制剂一般大量吸附在沟槽的开口处，抑制这部分的铜沉积，防止出现空洞。在和氯离子的共同作用下，抑制剂通过扩散-淀积在阴极表面上形成一层连续抑制电流的单层膜，通过阻碍铜离子扩散来抑制铜的继续沉积。氯离子的存在，可以增强铜表面抑制剂的吸附作用，这样抑制剂在界面处的浓度就不依赖于它们的质量传输速率和向表面扩散的速率。氯离子在电镀液中的含量虽然只有几十ppm，但对铜的超填充过程非常重要。如果氯浓度过低，会使抑制剂的作用减弱;若氯浓度过高，则会与加速剂在吸附上过度竞争。
平坦剂中一般含有氮原子，通常是含氮的高分子聚合物，粘度较大，因此会依赖质量运输，这样在深而窄的孔内与加速剂、抑制剂的吸附竞争中没有优势，但在平坦和突出的表面，质量传输更有效。沟槽填充完成后，加速剂并不停止工作，继续促进铜的沉积，但吸附了平坦剂的地方电流会受到明显抑制，可以抑制铜过度的沉积。平坦剂通过在较密的细线条上方抑制铜的过度沉积从而获得较好的平坦化效果，保证了较小尺寸的图形不会被提前填满，有效地降低了镀层表面起伏。
在铜电镀过程中，对填充过程产生影响的主要是加速剂、抑制剂和氯离子，填充过程完成后对镀层表面粗糙度产生影响的主要是平坦剂。铜电镀是有机添加剂共同作用的结果，它们之间彼此竞争又相互关联。为实现无空洞和无缺陷电镀，除了改进添加剂的单个性能外，还需要确定几种添加剂同时存在时各添加剂浓度的恰当值，使三者之间互相平衡，才能达到良好的综合性能，得到低电阻率、结构致密和表面粗糙度小的铜镀层。
尽管使用有机添加剂可实现深亚微米尺寸的铜电镀，但往往会有微量的添加剂被包埋在铜镀层中。对于镀层来说，这些杂质可能会提高电阻系数，并且使铜在退火时不太容易形成大金属颗粒。
图3 电镀铜表面添加剂作用示意图
A= Accelerator S= Suppressor
L= Leveler Cl= Chloride Ion
电镀过程中添加剂不断地被消耗，为了保证镀层的品质，需要随时监控添加剂的浓度。目前主要使用闭环的循环伏安剥离法(Cylic Voltammetric Stripping，CVS)来监测电镀液的有机添加剂含量。CVS测量仪器的主要供应商是美国ECI公司。CVS尽管硬件成本低，但它很难反映出几种添加剂组分浓度同时改变的准确情况，高效液相色谱(High Performance Liquid Chromatography，HPLC)分析技术有望能替代CVS。
3.脉冲电镀和化学镀
在铜互连中的应用
在目前的集成电路制造中，芯片的布线和互连几乎全部是采用直流电镀的方法获得铜镀层。但直流电镀只有电流/电压一个可变参数，而脉冲电镀则有电流/电压、脉宽、脉间三个主要可变参数，而且还可以改变脉冲信号的波形。相比之下，脉冲电镀对电镀过程有更强的控制能力。最近几年，关于脉冲电镀在集成电路铜互连线中的应用研究越来越受到重视[3，4]。
脉冲电镀铜所依据的电化学原理是利用脉冲张驰增加阴极的活化极化，降低阴极的浓差极化，从而改善镀层的物理化学性能。在直流电镀中，由于金属离子趋近阴极不断被沉积，因而不可避免地造成浓差极化。而脉冲电镀在电流导通时，接近阴极的金属离子被充分地沉积;当电流关断时，阴极周围的放电离子又重新恢复到初始浓度。这样阴极表面扩散层内的金属离子浓度就得到了及时补充，扩散层周期间隙式形成，从而减薄了扩散层的实际厚度。而且关断时间的存在不仅对阴极附近浓度恢复有好处，还会产生一些对沉积层有利的重结晶、吸脱附等现象。脉冲电镀的主要优点有:降低浓差极化，提高了阴极电流密度和电镀效率，减少氢脆和镀层孔隙;提高镀层纯度，改善镀层物理性能，获得致密的低电阻率金属沉积层。
除了电镀以外，还有一种无需外加电源的沉积方式，这就是化学镀。化学镀不同于电镀，它是利用氧化还原反应使金属离子被还原沉积在基板表面，其主要特点是不需要种籽层，能够在非导体表面沉积，具有设备简单、成本较低等优点。化学镀目前在集成电路铜互连技术中的应用主要有:沉积CoWP等扩散阻挡层和沉积铜种籽层。最近几年关于化学镀铜用于集成电路铜互连线以及沟槽填充的研究亦成为一大热点，有研究报道通过化学镀同样可以得到性能优良的铜镀层[5，6]。但是化学镀铜通常采用甲醛做为还原剂，存在环境污染的问题。
4.铜互连工艺发展趋势
使用原子层沉积(ALD ，Atomic Layer Deposition)技术沉积阻挡层和铜的无种籽层电镀是目前铜互连技术的研究热点[7]。
在当前的铜互连工艺中，扩散阻挡层和铜种籽层都是通过PVD工艺制作。但是当芯片的特征尺寸变为45nm或者更小时，扩散阻挡层和铜种籽层的等比例缩小将面临严重困难。首先，种子层必须足够薄，这样才可以避免在高纵宽比结构上沉积铜时出现顶部外悬结构，防止产生空洞;但是它又不能太薄。其次，扩散层如果减薄到一定厚度，将失去对铜扩散的有效阻挡能力。还有，相对于铜导线，阻挡层横截面积占整个导线横截面积的比例变得越来越大。但实际上只有铜才是真正的导体。例如，在65nm工艺时，铜导线的宽度和高度分别为90nm和150nm，两侧则分别为10nm。这意味着横截面为13，500 nm2的导线中实际上只有8，400 nm2用于导电，效率仅为62.2%[7]。
目前最有可能解决以上问题的方法是ALD和无种籽电镀。使用ALD技术能够在高深宽比结构薄膜沉积时具有100%台阶覆盖率，对沉积薄膜成份和厚度具有出色的控制能力，能获得纯度很高质量很好的薄膜。而且，有研究表明:与PVD阻挡层相比，ALD阻挡层可以降低导线电阻[7]。因此ALD技术很有望会取代PVD技术用于沉积阻挡层。不过ALD目前的缺点是硬件成本高，沉积速度慢，生产效率低。
此外，过渡金属-钌可以实现铜的无种籽电镀，在钌上电镀铜和普通的铜电镀工艺兼容。钌的电阻率(~7 μΩ-cm)，熔点(~2300℃)，即使900℃下也不与铜发生互熔。钌是贵金属，不容易被氧化，但即使被氧化了，生成的氧化钌也是导体。由于钌对铜有一定的阻挡作用，在一定程度上起到阻挡层的作用，因此钌不仅有可能取代扩散阻挡层常用的Ta/TaN两步工艺，而且还可能同时取代电镀种籽层，至少也可以达到减薄阻挡层厚度的目的。况且，使用ALD技术沉积的钌薄膜具有更高的质量和更低的电阻率。但无种籽层电镀同时也为铜电镀工艺带来新的挑战，钌和铜在结构上的差异，使得钌上电镀铜与铜电镀并不等同，在界面生长，沉积模式上还有许多待研究的问题。
5.结语
铜互连是目前超大规模集成电路中的主流互连技术，而电镀铜是铜互连中的关键工艺之一。有机添加剂是铜电镀工艺中的关键因素，各种有机添加剂相互协同作用但又彼此竞争，恰当的添加剂浓度能保证良好的电镀性能。在45nm或更小特征尺寸技术代下，为得到低电阻率、无孔洞和缺陷的致密铜镀层，ALD和无种籽电镀被认为是目前最有可能的解决办法。此外，研究开发性能更高的有机添加剂也是途径之一，而使用新的电镀方式(比如脉冲电镀)也可能提高铜镀层的质量。
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集成电路(IC)产业是战略性、基础性和产业之间关联度很高的产业。它是电子信息产业和现代工业的基础,也是改造提升传统产业的核心技术,已成为衡量一个国家经济和信息产业发展水平的重要标志之一,是各国抢占经济科技制高点、提升综合国力的重点领域。
集成电路产业是典型的知识密集型、技术密集型、资本密集和人才密集型的高科技产业,它不仅要求有很强的经济实力,还要求具有很深的文化底蕴。集成电路产业由集成电路设计、掩模、集成电路制造、封装、测试、支撑等环节组成。随着集成电路技术的提升、市场规模的扩大以及资金投入的大幅提高,专业化分工的优点日益体现出来,集成电路产业从最初的一体化IDM,逐渐发展成既有IDM,又有无集成电路制造线的集成电路设计(Fabless)、集成电路代工制造(Foundry)、封装测试、设备与材料支撑等专业公司。
国家始终把集成电路作为信息产业发展的核心。2000年国家18号文件(《鼓励软件产业和集成电路产业发展的若干政策》)出台后,为我国集成电路产业的发展创造了良好的政策环境。2005年国家制定的《国家中长期科学和技术发展规划纲要 (2006-2020年)》安排了16个国家重大专项,其中两个涉及到集成电路行业,一个是“核心电子器件、高端通用集成电路及基础软件产品”,另外一个则是“集成电路成套工艺、重大设备与配套材料”,分列第一、二位。2008年国家出台的《电子信息产业调整与振兴规划》明确提出:加大鼓励集成电路产业发展政策实施力度,立足自主创新,突破关键技术,要加大投入,集中力量实施集成电路升级,着重建立自主可控的集成电路产业体系。
无锡是中国集成电路产业重镇,曾作为国家南方微电子工业基地,先后承担国家“六五”、“七五”和“九0八”工程。经过近20年的不断发展,无锡不仅积累了雄厚的集成电路产业基础,而且培育和引进了一批骨干企业,有力地推动了我国集成电路产业的发展。2000年,无锡成为国家科技部批准的7个国家集成电路设计产业化基地之一。2008年,无锡成为继上海之后第二个由国家发改委认定的国家微电子高新技术产业基地,进一步确立了无锡在中国集成电路产业中的优势地位,2009年8月7日,温总理访问无锡并确立无锡为中国物联网产业发展的核心城市,微电子工业作为物联网产业发展的基础电子支撑,又引来了新一轮的发展机遇。
发展集成电路产业是实现无锡新区产业结构调整、支撑经济可持续发展、引领经济腾飞、提升创新型城市地位、提高城市综合实力和竞争力的关键。无锡新区应当抓住从世界金融危机中回暖和建设“感知中国中心”的发展机遇,以优先发展集成电路设计业、重视和引进晶圆制造业、优化发展封测配套业、积极扶持支撑业为方向,加大对产业发展的引导和扶持,加快新区超大规模集成电路产业园的建设,加强高端人才的集聚和培育,实现无锡市委市政府提出的“把无锡打造成为中国真正的集成电路集聚区、世界集成电路的高地、打造‘中国IC设计第一区’和‘东方硅谷’品牌的愿景”,实现新区集成电路产业的跨越式发展。
2新区超大规模集成电路园
(2010年-2012年)行动计划
2.1 指导思想
全面贯彻落实科学发展观,坚持走新型工业化道路,紧跟信息产业发展的世界潮流,以积极扶持、引导现有存量企业为基础,以引进和孵化为手段,以重点项目为抓手,大力集聚高科技人才,加大政府推进力度,提高市场化运行程度,强攻设计业,壮大制造业,构建集成电路设计、制造、封装测试、系统应用、产业支撑于一体的完整IC产业链,建成“东方硅谷”。
2.2 发展目标
从2010年到2012年,无锡新区集成电路产业年均引进企业数15家以上,期内累计新增规范IC企业40家,期末产业链企业总数120家以上,产业规模年均增长25%以上,2012年目标400亿元,到2015年,全区集成电路产业规模达到800亿元,占全国比重达20%以上。年均引进和培养中、高级IC人才600名,期内累计新增2000名,期末专业技术高端人才存量达3000名。
2.3 主要任务
2.3.1 重点发展领域
按照“优先发展集成电路设计业,重点引进晶圆制造业,优化提升封装测试业,积极扶植支撑业”的基本思路,继续完善和落实产业政策,加强公共服务,提升自主创新能力,推进相关资源整合重组,促进产业链各环节的协调发展,形成无锡市集成电路产业最集中区域。
2.3.2 产业发展空间布局
集成电路产业是无锡新区区域优势产业,产业规模占据全市70%以上,按照“区域集中、产业集聚、发展集约”的原则,高标准规划和建设新区超大规模集成电路产业园,引导有实力的企业进入产业园区,由园区的骨干企业作龙头,带动和盘活区域产业,增强园区产业链上下游企业间的互动配合,不断补充、丰富、完善和加强产业链建设,形成具有竞争实力的产业集群,成为无锡新区集成电路产业发展的主体工程。
无锡新区超大规模集成电路产业园位于无锡新区,距离无锡硕放机场15公里,距无锡新区管委会约3公里。
超大规模集成电路产业园区总规划面积3平方公里,规划区域北起泰山路、西至锡仕路,东临312国道和沪宁高速公路,南至新二路。园区规划主体功能区包括制造业区设计孵化区、设计产业化总部经济区、设计产业化配套服务区等,占地共700亩,规划基础配套区包括建设园内干道网和开放式对外交通网络,同步配套与发展IC设计产业相关联的宽带网络中心、国际卫星中心、国际培训中心等,按照园内企业人群特点,规划高端生活商务区。
园区目前已有国内最大工艺最先进的集成电路制造企业海力士恒亿半导体,南侧有KEC等集成电路和元器件制造、封测企业。园区的目标是建成集科研教育区、企业技术产品贸易区、企业孵化区、规模企业独立研发区和生活服务区于一体的高标准、国际化的集成电路专业科技园区,作为承接以IC设计业为主体、封测、制造、系统方案及支撑业为配套的企业创新创业的主要载体。支持跨国企业全球研发中心、技术支持中心、产品系统方案及应用、上下游企业交流互动、规模企业独立研发配套设施、物流、仓储、产品营销网点、国际企业代表处等的建设,组建“类IDM”的一站式解决方案平台。
2.3.3 主要发展方向与任务
(1)集成电路设计业
集成电路设计是集成电路产业发展的龙头,是整个产业链中最具引领和带动作用的环节,处于集成电路价值链的顶端。国家对IC产业、特别是IC设计业发展的政策扶持为集成电路发展IC设计产业提供了良好的宏观政策环境。“核心电子器件、高端通用芯片及基础软件产品”与“极大规模集成电路制造装备及成套工艺”列在16个重大专项的第一、二位,说明政府对集成电路产业的高度重视。这两个重大专项实施方案的通过,为IC设计企业提升研发创新能力、突破核心技术提供了发展机遇。新区集成电路产业的发展需要密切结合已有产业优势,顺应产业发展潮流,进一步促进集成电路产业的技术水平和整体规模,实现集成电路设计产业新一轮超常规的发展。
1)、结合现有优势,做大做强以消费类为主的模拟芯片产业。
无锡集成电路产业发展起步早,基础好,实力强。目前,无锡新区积聚了60余家集成电路设计企业,包括国有企业、研究机构、民营企业以及近几年引进的海归人士创业企业。代表性企业包括有:华润矽科、友达、力芯、芯朋、美新、海威、无锡中星微、硅动力、紫芯、圆芯、爱芯科、博创、华芯美等公司。产品以消费类电子为主,包括:DC/DC、ADC/DAC、LED驱动、射频芯片、智能电网芯片等,形成了以模拟电路为主的产品门类集聚,模拟IC产品的研发和生产,成为无锡地区IC设计领域的特色和优势,推动以模拟电路产品开发为基础的现有企业实现规模化发展,是新区集成电路产业做大做强的坚实基础。
2)结合高端调整战略,持续引进、培育系统设计企业。
无锡“530”计划吸引众多海外高端集成电路人才到无锡创业,已经成为无锡城市的一张“名片”,并在全球范围内造就了关注高科技、发展高科技的影响力。以海归人员为代表的创业企业相继研发成功通信、MEMS、多媒体SOC等一批高端产品,为无锡高端集成电路设计的战略调整,提供了坚实的人才基础和技术基础。随着海峡两岸关系的平缓与改善,中国台湾正在考虑放宽集成电路设计企业到大陆投资政策,新区要紧紧抓住这一机遇,加大对中国台湾集成电路设计企业的引进力度。新区拥有相对完善的基础配套设施、宜居的人文环境、浓厚的产业氛围、完备的公共技术平台和服务体系,将成高端集成电路人才创业的首选。
3)结合电子器件国产化战略,发展大功率、高电压半导体功率器件。
高效节能已经成为未来电子产品发展的一个重要方向,电源能耗标准已经在全球逐步实施,将来,很多国家将分别实施绿色电源标准,世界各国已对家电与消费电子产品的待机功耗与效率开始实施越来越严格的省电要求,高效节能保护环境已成为当今共识。提高效率与减小待机功耗已成为消费电子与家电产品电源的两个非常关键的指标。中国目前已经开始针对某些产品提出能效要求,此外,欧美发达国家对某些电子产品有直接的能效要求,如果中国想要出口,就必须满足其能效要求,这些提高能效的要求将会为功率器件市场提供更大的市场动力。功率器件包括功率IC 和功率分立器件,功率分立器件则主要包括功率MOSFET、大功率晶体管和IGBT 等半导体器件,功率器件几乎用于所有的电子制造业,除了保证设备的正常运行以外,功率器件还能起到有效的节能作用。由于制造工艺等因素的限制,形成相对较高的技术门槛,同时,新区企业拥有的深厚的模拟电路技术功底以及工艺开发制造能力,作为一种产业化周期相对较短的项目,现在越来越清晰的看到,模拟和功率器件是新区集成电路设计业的重点发展方向。
4)结合传感网示范基地建设,发展射频电子、无线通信、卫星电子、汽车电子、娱乐电子及未来数字家居电子产业。
“物联网”被称为继计算机、互联网之后,世界信息产业的第三次浪潮。专家预测10年内物联网就可能大规模普及,应用物联网技术的高科技市场将达到上万亿元的规模,遍及智能交通、环境保护、公共安全、工业监测、物流、医疗等各个领域。目前,物联网对于全世界而言都刚起步,各个国家都基本处于同一起跑线。温总理访问无锡并确立无锡为未来中国传感网产业发展的核心城市,将成为难得的战略机遇,新区集成电路产业应该紧紧围绕物联网产业发展的历史机遇,大力发展射频电子、MEMS传感技术、数字家居等,为传感网示范基地建设和物联网产业的发展,提供有效的基础电子支撑。
(2)集成电路制造业
重大项目,特别是高端芯片生产线项目建设是扩大产业规模、形成产业集群、带动就业、带动产业发展的重要手段。是新区集成电路产业壮大规模的主要支撑,新区要确保集成电路制造业在全国的领先地位,必须扶持和推进现有重点项目,积极引进高端技术和特色配套工艺生产线。
1)积极推进现有大型晶园制造业项目
制造业投资规模大,技术门槛高,整体带动性强,处于产业链的中游位置,是完善产业链的关键。新区集成电路制造业以我国的最大的晶圆制造企业无锡海力士-恒亿半导体为核心,推动12英寸生产线产能扩张,鼓励企业不断通过技术改造,提升技术水平,支持企业周边专业配套,完善其产业链。鼓励KEC等向集成器件制造(IDM)模式的企业发展,促进设计业、制造业的协调互动发展。积极推进落实中国电子科技集团公司第58所的8英寸工艺线建设,进一步重点引进晶圆制造业,确保集成电路制造业在国内的领先地位。
2)重视引进高端技术与特色工艺生产线
国际IC大厂纷纷剥离芯片制造线,甩掉运转晶圆制造线所带来的巨大成本压力,向更专注于IC设计的方向发展。特别是受国际金融危机引发的经济危机影响以来,这一趋势更为明显,纷纷向海外转移晶圆制造线,产业园将紧紧抓住机遇,加大招商引资力度。在重点发展12英寸、90纳米及以下技术生产线,兼顾8英寸芯片生产线的建设的同时,重视引进基于MEMS工艺、射频电路加工的特色工艺生产线,协助开发模拟、数模混合、SOI、GeSi等特色工艺产品,实现多层次、全方位的晶圆制造能力。
(3)集成电路辅助产业
1)优化提升封装测试业
无锡新区IC封装测试业以对外开放服务的经营模式为主,海力士封装项目、华润安盛、英飞凌、东芝半导体、强茂科技等封测企业增强了无锡新区封测环节的整体实力。近年来封测企业通过强化技术创新,在芯片级封装、层叠封装和微型化封装等方面取得突破,缩短了与国际先进水平的差距,成为国内集成电路封装测试的重要板块。
随着3G手机、数字电视、信息家电和通讯领域、交通领域、医疗保健领域的迅速发展,集成电路市场对高端集成电路产品的需求量不断增加,对QFP(LQFP、TQFP)和QFN等高脚数产品及FBP、MCM(MCP)、BGA、CSP、3D、SIP等中高档封装产品需求已呈较大的增长态势。无锡新区将根据IC产品产业化对高端封测的需求趋势,积极调整产品、产业结构,重点发展系统级封装(SIP)、芯片倒装焊(Flipchip)、球栅阵列封装(BGA)、芯片级封装(CSP)、多芯片组件(MCM)等先进封装测试技术水平和能力,提升产品技术档次,促进封测产业结构的调整和优化。
2)积极扶持支撑业
支撑与配套产业主要集中在小尺寸单晶硅棒、引线框架、塑封材料、工夹具、特种气体、超纯试剂等。我国在集成电路支撑业方面基础还相当薄弱。新区将根据企业需求,积极引进相关配套支撑企业,实现12英寸硅抛光片和8~12英寸硅外延片、锗硅外延片、SOI材料、宽禁带化合物半导体材料、光刻胶、化学试剂、特种气体、引线框架等关键材料的配套。以部分关键设备、材料为突破口,重视基础技术研究,加快产业化进程,提高支撑配套能力,形成上下游配套完善的集成电路产业链。
3保障措施
国家持续执行宏观调控政策、集成电路产业升温回暖以及国内IC需求市场持续扩大、国际IC产业持续转移和周期性发展是无锡新区集成电路产业发展未来面临的主要外部环境,要全面实现“规划”目标,就必须在落实保障措施上很下功夫。2010-2012年,新区集成电路产业将重点围绕载体保障、人才保障、政策保障,兴起新一轮环境建设和招商引智,实现产业的转型升级和产业总量新的扩张,为实现中国“IC设计第一区”打下坚实的基础。
3.1 快速启动超大规模集成电路产业园载体建设
按照相关部门的部署和要求,各部门协调分工负责,前后联动,高起点规划,高标准建设。尽快确定园区规划、建设规划、资金筹措计划等。2010年首先启动10万平方米集成电路研发区载体建设,2011年,进一步加大开发力度,基本形成园区形象。
3.2 强力推进核“芯”战略专业招商引智工程
以国家集成电路设计园现有专业招商队伍为基础,进一步补充和完善具备语言、专业技术、国际商务、投融资顾问、科技管理等全方位能力的专门化招商队伍;区域重点突破硅谷、中国台湾、北京、上海、深圳等地专业产业招商,聚焦集成电路设计业、集成电路先进制造业、集成电路支撑(配套)业三个板块,引导以消费类为主导的芯片向高端系统级芯片转变,以创建中国“集成电路产业第一园区”的气魄,调动各方资源,强力推进产业招商工作。
3.3 与时俱进,不断更新和升级公共技术服务平台
进一步仔细研究现有企业对公共服务需求情况,在无锡IC基地原有EDA设计服务平台、FPGA创新验证平台、测试及可靠性检测服务平台、IP信息服务平台以及相关科技信息中介服务平台的基础上,拓展系统芯片设计支撑服务能力,搭建适用于系统应用解决方案开发的系统设计、PCB制作、IP模块验证、系统验证服务平台。为重点培育和发展的六大新兴产业之一的“物联网”产业的发展提供必要的有效的服务延伸。支持以专用芯片设计为主向系统级芯片和系统方案开发方向延伸,完善、调整和优化整体产业结构。支持集成电路芯片设计与MEMS传感器的集成技术,使传感器更加坚固耐用、寿命长、成本更加合理,最终使传感器件实现智能化。
3.4 内培外引,建设专业人才第一高地
加大人才引进力度。针对无锡新区集成电路产业发展实际需求,丰富中高级人才信息积累,每年高级人才信息积累达到500名以上。大力推进高校集成电路人才引导网络建设,与东南大学、西安电子科技大学、成都电子科技大学等国内相关院校开展合作,每年引进相关专业应届毕业生500人以上,其中研究生100人以上。及时研究了解国内集成电路产业发达地区IC人才结构、人才流动情况,实现信息共享,每年引进IC中高级人才200人以上。积极开展各类国际人才招聘活动,拓宽留学归国人员引进渠道,力争引进国际IC专家、留学归国人员100人以上。到2012年,无锡新区IC设计高级专业技术人才总数达到3000人。
建立健全教育培训体系。以东南大学的集成电路学院在无锡新区建立的高层次人才培养基地为重点,到2012年硕士及以上学历培养能力每年达到500人。支持江南大学、东南大学无锡分校扩大本科教育规模,加强无锡科技职业学院集成电路相关学科的办学实力,建立区内实践、实习基地,保障行业对各类专业技术人才的需求。与国际著名教育机构联合建立高层次的商学院和公共管理学院,面向企业中高层管理人员,加强商务人才和公共管理人才的培养。
3.5 加强制度创新,突出政策导向
近几年,新区管委会多次调整完善对IC设计创新创业的扶持力度(从科技18条到55条),对IC设计产业的发展起了很大的作用,根据世界IC产业发展新态势、新动向,结合新区IC产业现状及未来发展计划,在2009年新区科技55条及其它成功践行政策策略基础上,建议增加如下举措:
1、在投融资方面,成立新区以IC设计为主的专业投资公司,参考硅谷等地成熟理念和方法,通过引进和培养打造一支专业团队,管理新区已投资的IC设计公司,成立每年不少于5000万元的重组基金,在国家IC设计基地等配合下,通过资本手段,移接硅谷、新竹、筑波等世界最前沿IC设计产业化项目,推进新区IC设计公司改造升级,进军中国乃至世界前列。
2、政策扶持范围方面,从IC设计扩大到IC全产业链(掩模、制造、封装、测试等),包括设备或材料、配件供应商的办事处或技术服务中心等。
3、在提升产业链相关度方面,对IC设计企业在新区内配套企业加工(掩模、制造、封装、测试)的,其缴纳的增值税新区留成部分进行补贴。
4、在高级人才引进方面,将2009年55条科技政策中关于补贴企业高级技术和管理人才猎头费用条款扩大到IC企业。
关键词：动态功耗 时钟树 clock gating技术
中图分类号：TP752 文献标识码：A 文章编号：1007-9416（2015）09-0000-00
随着半导体工业的发展和工艺的深入，VLSI（超大规模集成电路）设计正迅速地向着规模越来越大，工作频率越来越高方向发展。显而易见，规模的增大和频率的提高势必将产生更大芯片的功耗，这对芯片封装，冷却以及可靠性都将提出更高要求和挑战，增加更多的成本来维护这些由功耗所引起的问题。而在便携式设备领域，如智能手机、手提电脑等现在智能生活的必需品对芯片功耗的要求更为严格和迫切。
由于时钟树工作在高频状态，随着芯片规模增大，时钟树规模也迅速增大，通过集成clock gating电路降低时钟树功耗是目前时序数字电路系统设计时节省功耗最有效的处理方法。
Clock gating的集成可以在RTL设计阶段实现，也可以在综合阶段用工具进行自动插入。由于利用综合工具在RTL转换成门级网表时自动插入clock gating的方法简单高效，对RTL无需进行改动，是目前广为采用的clock gating 集成方法。
本文将详细介绍clock gating的基本原理以及适用的各种clock gating策略，在实际设计中，应根据设计的特点来选择合适的clock gating，从而实现面积和功耗的优化。
综合工具在对design自动插入clock gating是需要满足一定条件的：寄存器组（register bank）使用相同的clock信号以及相同的同步使能信号，这里所说的同步使能信号包括同步set/reset或者同步load enable等。图1即为没有应用clock gating技术的一组register bank门级电路，这组register bank有相同的CLK作为clock信号，EN作为同步使能信号，当EN为0时，register的输出通过选择器反馈给其输入端保持数据有效，只有当EN为1时，register才会输入新的DATA IN。可以看出，即使在EN为0时，register bank的数据处于保持状态，但由于clk一直存在，clk tree上的buffer以及register一直在耗电，同时选择电路也会产生功耗。
综合工具如果使用clock gating 技术，那么对应的RTL综合所得的门级网表电路将如图2所示。图中增加了由LATCH和AND所组成的clock gating cell，LATCH的LD输入端为register bank的使能信号，LG端（即为LATCH的时钟电平端）为CLK的反，LATCH的输出ENL和CLK信号相与（ENCLK）作为register bank的时钟信号。如果使能信号EN为高电平，当CLK为低时，LATCH将输出EN的高电平，并在CLK为高时，锁定高电平输出，得到ENCLK，显然ENCLK的toggle rate要低于CLK，register bank只在ENCLK的上升沿进行新的数据输出，在其他时候保持原先的DATA OUT。
从电路结构进行对比，对于一组register bank（n个register cell）而言只需增加一个clock gating cell，可以减少n个二路选择器，节省了面积和功耗。从时序分析而言，插入clock gating cell之后的register bank ENCLK的toggle rate明显减少，同时LATCH cell的引入抑制了EN信号对register bank的干扰，防止误触发。所以从面积/功耗/噪声干扰方面而言，clock gating技术都具有明显优势。
对于日益复杂的时序集成电路，可以根据design的结构特点，以前面所述的基本clock gating 技术为基础实现多种复杂有效的clock gating 技术，包括模块级别（module level）clock gating，增强型（enhanced）clock gating以及多级型和层次型clock gating技术。模块级别的clock gating技术是在design中搜寻具备clock gating条件的各个模块，当模块有同步控制使能信号和共同CLK时，将这些模块分别进行clock gating，而模块内部的register bank仍可以再进行独立的clock gating，也就是说模块级别clock gating技术是可以和基本的register bank clock gating同时使用。如果register bank只有2bit的register，常规基本的clock gating技术是不适用的，增强型和多级型clock gating都是通过提取各组register bank的共同使能信号，而每组register bank有各自的使能信号来实现降低toggle rate。而层次型clock gating技术是在不同模块间搜寻具备可以clock gating的register ，也即提取不同模块之间的共同使能信号和相关的CLK。
图1没有clock gating的register bank实现电路 图2 基于latch的clock gating 电路
综上所述，clock gating技术在超大规模集成电路的运用可以明显改善寄存器时钟的toggle rate 和减少芯片面积，从而实现芯片功耗和成本的降低。实际设计过程中，需要根据芯片电路的结构特点来选择，针对不同的电路结果选择合适的clock gating技术会实现不同效果。
参考文献
[1]L.Benini. P.Siegel， G.De Micheli “Automated synthesis of gated clocks for power reduction in Sequential circuits”， IEEE design and Test， winter 1994 pp.32-41.
[2]Power Compiler User Guide： Synopsys， Inc.， Y-2006.06， June 2006.
关键词：功能特性；固定0-1故障；桥接故障；标准输入矩阵
中图分类号：TP3 文献标识码：A 文章编号：1009-3044（2013）12-2866-05
超大规模集成电路的高速发展导致了单个芯片的组成元素个数的指数增长。然而，由于每个芯片的基本输入输出是有限的，这导致了测试芯片工作更加困难。此外，集成电路制造商们因为知识产权的问题不乐意公开电路板内部实现的详细细节。另外，为了确保一个系统操作的可靠性，用户需要在在芯片提供给系统前对其进行测试。尽管如此，用户通常可以从集成电路制造商的数据书中找到一些该芯片的功能属性和芯片的部分体系结构。因此，两个问题出来了：1）只是基于一个芯片的功能特性而不知道其内部的实现细节，对其进行测试可能吗？2）进一步，用和上一步同样的信息，不仅测试这个芯片的固定故障而且测试其桥接故障可能吗？事实是，对这两个问题的回答都是积极的。
在这篇文章中，我们根据芯片的功能特性提出了一些系统的测试方法。不管怎样，基于对被测电路板的有限信息，我们的测试也会受限。因此，我们在此只考虑电路板的基本输入输出上的故障。换句话说，我们将要测试的故障仅限于下边几种：
1） 基本输入输出上的固定故障；
2） 输入线间的非反馈桥接故障；
3） 输出线间的非反馈桥接故障；
4） 输入和输出间的反馈桥接故障。
尽管我们的测试仅仅是根据电路板的外部特性提供的有限信息，我们得到了很好的效果，可以很方便的检测电路板的功能特性。对于大多数的用户来说，这个方案可以直接实现而不用复杂设备，软件和其他复杂工作。
1 基本定理
下边的定理，已经在前几篇论文中提出并证明，在这里再次列出但不予证明。方便起见，不失一般性，在这片文章中，我们提到桥接故障时就是这与-桥接故障模型。此外，我们把桥接故障划分为反馈型桥接故障和非反馈型桥接故障。
定理1：让我们来考虑一个电路板，其实现的F（n，m）这个功能函数，该功能函数有n个输入x1，...xn和m个输出F1，...Fm，我们在此提出一个输入矩阵T，其格式如下：
我们称T为输入矩阵T。
T可以检测出输入线x1，...，xm中的任何一个固定故障，当且仅当（a）T既不包含全0列也不包含全1列。（b）对每一个i（1≦i≤n），这里总存在一个j（1≤j≤N）和一个k（1≤k≤m）使得Fk（t1j，...ti-1j，0，ti+1j，...，tnj）≠Fk（t1j，...ti-1j，1，ti+1j，...tnj）.
定理2：定理1中提到的输入矩阵T检测所有的输出线上的固定故障当且仅当对应定理1中的输入矩阵，输出矩阵。
既不包含全0列也不包含全1列。
定理3：功能函数F（n，m），有n个输入x1，...xm，m个输出F1，...Fm，在这个电路板中非反馈桥接故障可以被检测当且仅当至少存在一个输入结合（a1，...as，xs+1，...，xn），（a1，...as）不是全0也不是全1，且有一个k（1≦k≦m）满足
Fk（a1，...as，xs+1，...，xn）≠Fk（0，...，0， xs+1，...，xn）
定义1：X=（x1，...，xn），xi={0，1}。对于有n个变量的布尔功能函数F来说，当X中含有的1的个数最少且使F=1时，X成为F的最轻最小项。
定理4：实现布尔功能函数F的输入输出间的任何反馈桥接故障都可被检测出来通过一个一步测试方案0或者一个两步测试（0，LM），这里LM是F的一个最轻最小项。
因为对于所有的反馈桥接故障来说，只有上边所提的一步或两步测试被需要。不管怎样，在两步测试中，LM必须提供给电路板，测试将第二步尾随第一步进行。
2 测试固定故障和桥接故障的案例应遵循的规则
基于上面所描述的理论，我们发现一些测试一个电路板的外部输入输出的固定故障和桥接故障应遵循的规则。
让我们考虑一个实现功能函数F（n，m）的电路板。T和F（T）是我们以上提到的输入输出矩阵。然后，我们可以发现如果T检测错误，那么输入矩阵T和输入矩阵F（T）必须满足如下规则：
规则1：为了检测固定故障，T和F（T）都既不包含全0列也不包含全1列。因为，如果不这样，一个固定型故障不能与非固定性故障但是有全0或全1列的区分开来。
规则2：为了检测输入线上的固定故障，对于每一个输入线Xi，必须存在一个j和一个k，使得Fk（t1j，...ti-1j，0，ti+1j，...，tnj）≠Fk（t1j，...ti-1j，1，ti+1j，...，tnj）。
规则3：为了检测输入和输出线上的非反馈桥接故障，T和F（T）都不能含有两列相同列，这样任意的非反馈桥接故障都可以被检测到。因为这个原因，这里必须
规则4：为了检测一个电路板的输入输出间的反馈桥接故障，输入矩阵中必须包括上边所提到的一步和两步阵列。
基于上述的规则，固定故障和桥接故障的测试矩阵可以很容易的产生且不用去了解被测芯片的内部详细实现。
作为一个例子，我们来考虑一个8-bit RAM，其有8个输入（x1，x2...x8），4个地址线（a1，a2，a3，a4）和一个读写控制线C.当C=0时是写模式，当C=1时是读模式。此RAM的8个输入线可以被描述为：
失一般性，我们假定所有的存储单元在测试前置0，这样下边的输入输出矩阵可以用来检测所有以上提到的故障。我们首先按顺序依次写5个8-bit数据，然后是读操作把数据倒序读出来。
可以看出我们上边提到的固定故障和桥接故障用这对输入输出矩阵都可以被检测出来。为了进一步的阐述输入输出矩阵的用途，我们简单的看几个例子：
1） 检测输入线上的固定故障：一个控制线C上的固定故障，任何一个地址线ai或任何一个数据输入线xj上的固定故障都可以用T和F（T）检测到。例如，在a1上有一个固定0故障，这样第五行的输入变成（0011111110000），使得地址单元（0111）重新写入（11110000），而地址单元（1111）并没有数据写入。因此，在输出矩阵中，输出的第六行变成（00000000）而且输出的第七行变成（11110000）.因此，a1上的固定0故障可以被检测到。
2） 检测输出线上的固定故障：对于人一个输出线zi上的固定故障可以简单的被输出矩阵检测到。任何输出线上的固定故障将会形成输出矩阵上的全0或全1列。
3） 检测输入线上的非反馈桥接故障：地址线间的任何非反馈桥接故障可以检测到通过观察到两行相同的输出。例如，两个地址线a1和a3连接到了一起，那么数据输入矩阵的第三行（01010101）将被重新写到地址单元（0001）。结果是，输出矩阵的第8和第9行有相同的值（01010101）。用类似的方法，一旦地址线和输入线间有连接在一起的，这样在输出矩阵中将有多余一行的数据会被改变，因此这个故障可以轻易的检测到。
4） 检测基本处出现上的非反馈桥接故障：这个故障可以被直接检测到仅仅通过检查在输出矩阵里是否有至少两个形同的列即可。因为任何输出线上的非反馈桥接故障都会导致在输出矩阵中至少有一对相同的列。
3 固定故障和桥接故障的确定
通过上述讨论的规则，我们现在发明一个系统的方法可以确定一个电路板的固定故障和桥接故障的位置，而不用知道电路板的详细实现。
方便起见，我们来考虑一个4位快速全加法器。这个加法器有9个输入线：包括4个数据输入线（A1，A2，A3，A4），（B1，B2，B3，B4）和一个低位向高位的进位C0，五个输出线：4个输出线（∑1，∑2，∑3，∑4）和一个向高位的进位线C5.然后让我们来考虑如下的输入-输出矩阵。用来检测和确定可能的固定故障和桥接故障。
从上面可以看出，4位全加器实现的布尔功能函数F（9，5），它有9个输入5个输出。为了测试和定位故障，矩阵可以称为标准输入矩阵（standard input matrix ， SIM）， 它生成的矩阵称为符合输出矩阵（corresponding output matrix， COM）。在COM中的每一行都是根据运算法则对输入产生的。现在我们考虑为什么这个选择好的SIM和COM可以用来测试和定位所有可能的固定型故障和桥接故障。
1） 如果在输入线上有任何固定型故障，那么至少会有两个相等的形式出现在SIM中。因此，也会有两个相等的形式出现在COM。
2） 如果在输出线上有任何固定型故障，那么在COM中会有全0或全1的列出现。
3） 如果在任何两个输入线之间有NFBF故障，那么至少有两个相等的形式出现在SIM中，因些也会有两个相等的形式出现在COM中。
4） 如果在任何两个输出线上有NFBF故障，那么至少有两个相等的列现在COM中。
5） 如果在任何输入线和输出线之间有FBF故障，然后根据一步或两步测试序列，至少错误列上会有一个0。
从上面的例子，可以和很容易看到，不仅固定型故障和桥故障可以被测试出来，而且它们的位置也可以根据他们在输出矩阵中的错误形式找出来。根据上面的讨论，可以得到下面的结果。在一个电路的合适SIM中，可以找出在主输入和输出上的各种错误，只要它的相应COM符合下面的条件：
1） 在输出矩阵中不多于两个相等且相邻的行。
2） 在输出矩阵中不多于两个相等的列。
3） 在输出矩阵中没有任何的0（1）列。
进一步，如果输入形式SIM也满足在III中的规则4，那么它也可以测试在输入线和输出线上的FBF故障。
为了定位故障，我们重新考虑下面SIM和它COM的通用例子。SIM中根据函数有个n条输入，我们的（n+1 x n）输入矩阵中每行ti有（i-1）0s，第（tn+1）th行是全（1，1，. . . ，1）向量。图1（a）展示了SIM的初始化状态。对于M列的输出矩阵，我们称是SIM按照F函数对应生成的。
根据上面的呈现的三个可测试条件，我们现在可以用下面的几个原则去定位固定型故障和桥故障。
1）如果在输入线xi（1≤i≤n）上有一个故障s-a-0，那么SIM中的输入形式t（n-i+2）将要变成t（n-i+1），这让SIM中的两个相邻行t（n-i+2） 和t（n-i+1）相等。同样，在输出矩阵中，F（n-i+2）也将变成F（n-i+1），标记为：F（n-i+2） F（n-i+1）.
2）如果在两行以上输入线上有NFBF错误，就是xi和xj，（1≤i≤j≤n ）那么，根据上面相同的原因，可以很容易地知道在输出形式COM中将发生F（n-i+2） F（n-i+1）的变化。
3）接下来可能会琐碎些，对于输出线上的固定型故障或NFBF故障，可以直接观察输出矩阵就可以看出来。因此，上面的规则使用（n+1 x n）SIM和（n+1 x m）COM可以应用来去确定固定型故障和桥故障。
对于输入线和输出线间的FBF故障，可以使用测试序列（0，LM）在加在SIM的前面就测试任何在输入线和输出线间的FBF故障。
事实上，在图1上描述的SIM不一定能保证产生一个有效的COM去满足上面的三个测试条件。因此，现在的测试生成算法如果生成一个错误的SIM，就交换SIM中的列再生成合适的COM，可以有效地适应初始SIM。这里讲一种列交换算法，它将修饰输出形式COM以满足合适的测试条件。
列交换算法的任务是进行列交换，描述如下。
列交换规则：
第一步：对于给定的函数F（n ， m），形成初始化的a （n+1） x n SIM，可如图3所示。
第二步：根据给定的函数和SIM，运算生成它相应的COM。
第三步：检查新生成的COM是否符合三个条件。 符合条件就停止运行。不符合条件进行第四步。
第四步：完成当前SIM中所有列的交换以生成一个新SIM，转回第二步。
为了举例说了列交换算法中的列交换，我们考虑了一个熟知的电路上的应用。如图4，它是一个4位的ALU，带着14条输入线和5条输出线，首先从它初始的SIM通过函数得到相应的COM。
然而很明显可以看到，从初始SIM计算出来的COM并不满足上面三个可测试条件。因为一些COM中相邻的行是相等的。如F4 =F5 ，F6 =F7 ，F10 = …=F14。经过重复执行2-4步，我们通过交换SIM中列的位置可以改变的输入形式，因此再次计算所得的COM也会改变它的值，此时再次重新检查新的COM是否满足三个输出条件。经过几次重复列交换算法后，初始的SIM和COM已经改变了他们的形式产生出新的COM，新计算的COM也可满足可以可测试条件，这样我们就可以根据原则进行测试。变成图5所示。
4 加速寻找速度和实验结果
交换算法可以生成有效的SIM和它的COM，事实上，最坏的情况下，交换算法的时间复杂度可以达O（n），n为被测试电话的输入线数。这是因为它需要所有可能的输入排列去找到一个合适的SIM。当N增加时，算法的时间复杂度也就增加。因此，一个随机的交换算法可以很好地提高查找速度以生成符合条件的COM。使用随机交换算法，我们每次交换的SIM的n个输入数列是随机产生的，而不是以前算法中的相邻地一个接一下产生的。理论上，最坏的情况下，随机交接算法和原始算法有相同的时间复杂度，但在实际操作中，前者却是更高效的。下面的表中，列出了以四项基准比较这两种算法的实验运行时间。
参考文献：
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[2] S.Xu and S.Y. H. Su， “Testing Feedback Bridging Faults Among internal， Input and Output Lines by two patterns”， Proc. ICCC 82， 1982， pp.214-217
[3] S. M. Thatte and J. A. Abraham， “Test Generation for Microprocessors”， IEEE Trans. on Computers C29， 1980， pp.429-441.
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[5] M. Karpovshy and S. Y. H. Su， “Detecting Bridging and Stuck-at Faults at Input and Output Pins of Standard Digital Components”， IEEE Proc. 17th Design Automation Conf. pp. 494-505
