摘要：提出了一种带宽为1~32 MHz、以1 MHz为步进的可调的连续时间Δ-Σ模数转换器(ADC),并且在标准65 nm CMOS工艺下进行了流片验证。设计采用传统三阶级联反馈型(CRFB)结构,并基于图形处理器单元(GPU)加速的连续时间Δ-ΣADC调制器系数设计方法针对系统系数进行了优化。设计在3组可调电阻、电容阵列的基础上针对反馈电流数模转换器(DAC)以及运算放大器进行了功耗可调设计,从而实现了功耗、输入带宽的高度可调特性。仿真结果表明,Δ-ΣADC在30 MHz带宽模式下能够实现81.36 dBc的无杂散动态范围(SFDR),在1~32 MHz的不同带宽模式下能够实现80~85.9 dB的信噪失真比(SNDR)。整个接收系统的测试结果表明,在保证系统整体性能的情况下,在1,5,10,20和32 MHz带宽模式下其功耗分别为33.7,45,48.9,77.1和101 mW。Δ-ΣADC的芯片面积为0.55 mm~2。